
Sommaire
- En bref
- Ce que veut dire graver un modèle dans le silicium
- 16 960 tokens par seconde, mais mesurés contre quoi
- Annoncé, prototype, commercialisé : le calendrier réel
- Le compromis central : figée donc sobre, figée donc datée
- Pourquoi la facture électrique rend le pari crédible
- Ce qu'il faut surveiller dans les prochains mois
- Questions courantes
Décryptage
En bref
- AMD a annoncé le 6 août 2026 le rachat de Taalas, société fondée en 2023 à Toronto, qui grave les poids d’un modèle d’IA directement dans le silicium au lieu de les charger depuis la mémoire.
- Sa première puce, la HC1, aurait servi le modèle Llama 3.1 8B à 16 960 tokens par seconde, avec des multiplicateurs de vitesse revendiqués très différents selon la puce prise comme référence.
- Le montant n’est pas public. L’opération reste soumise aux autorisations réglementaires, avec une clôture attendue au quatrième trimestre 2026.
- Le compromis est net : une puce figée va plus vite et consomme moins, mais changer de modèle oblige à refabriquer le silicium.
- En toile de fond, la facture électrique des centres de données : 415 TWh dans le monde en 2024, 4,3 TWh en France la même année.
Ce que ça change pour vous tient en une phrase : la puce qui traitera peut-être vos requêtes dans deux ans ne saura faire tourner qu’un seul modèle, celui qu’on aura gravé dedans à l’usine. AMD a annoncé le 6 août 2026 le rachat de Taalas, jeune société canadienne fondée en 2023. Son pari : cesser de faire tourner un modèle sur une puce, et fabriquer une puce qui est le modèle.
Ce que veut dire graver un modèle dans le silicium
Un modèle de langage, concrètement, c’est un très gros tableau de nombres appelés poids. Sur un accélérateur classique, ces poids vivent dans une mémoire rapide voisine du calculateur, la HBM, et la puce va les y chercher des milliards de fois par seconde. Ce va-et-vient est le goulot d’étranglement de l’inférence, la phase où le modèle répond à une question déjà apprise.
Taalas fabrique ce qu’elle appelle des MSIC, des circuits intégrés spécifiques à un modèle. Selon le compte rendu technique, la puce comporte deux zones : un tissu de rappel en mask-ROM, où les poids sont gravés une fois pour toutes, et un tissu de rappel en SRAM, qui accueille le cache d’attention et les adaptateurs de réglage fin. Les poids ne sont plus des données à charger, ils sont du circuit. Il n’y a plus rien à aller chercher.
L’image juste n’est pas celle d’un ordinateur qui lit une partition, mais celle d’une boîte à musique : le morceau est dans le cylindre.
16 960 tokens par seconde, mais mesurés contre quoi
Les chiffres de performance viennent de l’entreprise, et deux relais spécialisés les ont repris le même jour sans raconter tout à fait la même histoire.
La première puce, la HC1, gravée en 6 nanomètres chez TSMC, aurait servi Llama 3.1 8B à 16 960 tokens par seconde. The Register retient une avance revendiquée de 48 fois sur les GPU Nvidia et de 8,5 fois sur les accélérateurs Cerebras. Un second relais parle, lui, de 73 fois un H200 et d’un dixième de la puissance électrique.
Mis en rapport, ces deux multiplicateurs ne disent pas la même chose : nous avons calculé que l’avance revendiquée pour la même puce fond de plus de huit fois, de 73 fois un H200 à 8,5 fois un accélérateur Cerebras.

Reprendre ce graphique
Réutilisez ce graphique librement sur votre site, en citant Actu Alt Plus. Copiez le code ci-dessous :
La lecture tient en une ligne : plus la puce de référence est elle-même spécialisée, plus l’écart annoncé fond. Le tableau ci-dessous remet les deux générations de Taalas en face des architectures qu’elles prétendent dépasser.
| Architecture | Où vivent les poids | Changer de modèle | Débit revendiqué (Llama 3.1 8B) | Statut au 7 août 2026 |
|---|---|---|---|---|
| GPU généraliste (H200, pris comme référence par les deux relais) | Mémoire HBM externe | Chargement logiciel, immédiat | Base de comparaison | Commercialisé |
| Accélérateur spécialisé de type Cerebras | Mémoire embarquée sur le composant | Chargement logiciel | Base de comparaison | Commercialisé |
| MSIC HC1, gravé en 6 nm chez TSMC | Gravés en mask-ROM, cache d’attention et adaptateurs en SRAM | Refabrication, deux couches de métal sur plus de cent | 16 960 tokens par seconde | Puce de test, présentée en février 2026 |
| MSIC HC2 | Idem, cible de 20 milliards de paramètres par puce | Refabrication | Non publié | Annoncée pour l’été 2026, disponibilité non confirmée |
Aucun de ces débits n’a fait l’objet d’une mesure indépendante publiée, et tous portent sur un seul modèle de 8 milliards de paramètres. C’est peu pour trancher, assez pour comprendre la direction prise.

Annoncé, prototype, commercialisé : le calendrier réel
Rien de tout cela n’est en rayon. La HC1 est une puce de test, présentée en février 2026. La HC2, deuxième génération, visait un chargement d’environ 20 milliards de paramètres par puce et était annoncée pour l’été 2026, sans confirmation publique de livraison à ce jour.
Le rachat lui-même n’est pas bouclé. Le communiqué d’AMD précise que l’opération reste soumise aux conditions de clôture habituelles et aux autorisations réglementaires, et The Register situe cette clôture au quatrième trimestre 2026. Le montant n’a pas été divulgué. AMD indique vouloir intégrer la technologie à sa feuille de route d’accélérateurs et bâtir des solutions au niveau système avec ses GPU Instinct, sans avancer la moindre date produit.
Autrement dit : une intention industrielle datée du 6 août 2026, une clôture espérée fin 2026, et un produit dont personne n’annonce le calendrier. C’est la troisième acquisition d’AMD dans l’IA en neuf mois, après MK1 et Mext.
Le compromis central : figée donc sobre, figée donc datée
Voilà le noeud, et il vaut d’être posé sans emballage. Une puce généraliste est lente parce qu’elle doit pouvoir tout faire. Une puce qui contient un seul modèle n’a plus de choix à faire, donc plus de mémoire à interroger, donc moins d’énergie à dépenser. Le prix de cette sobriété, c’est l’immobilité.
Le Register le formule crûment : une fois les puces déployées, vous êtes coincé avec ce modèle, et tout changement plus important qu’un adaptateur de type LoRA impose de refaire tourner la fabrication. La nuance existe : la refonte ne repart pas de zéro, seules deux couches de métal changent, sur plus de cent, et le passage en fabrication demande environ deux mois avec les outils maison. Graver les poids resterait cent fois moins cher qu’entraîner un modèle de pointe.
Le précédent qui vient en tête est celui des circuits dédiés au minage de bitcoin : spécialisation extrême, gain réel, obsolescence rapide dès que la cible bouge. Si vous avez suivi nos articles sur l’empilement du silicium, c’est le même arbitrage, déplacé d’un cran.
Pourquoi la facture électrique rend le pari crédible
Ce genre de pari ne se joue pas sur la vitesse seule. Il se joue sur la prise de courant.
L’Agence internationale de l’énergie estime la consommation électrique des centres de données à environ 415 TWh en 2024, soit près de 1,5 % de l’électricité mondiale, et la projette autour de 945 TWh en 2030, un peu moins de 3 % du total. Les serveurs accélérés, tirés par l’IA, y progresseraient de 30 % par an et pèseraient près de la moitié de la hausse nette.
Côté français, l’ordre de grandeur est plus modeste et mieux documenté : les centres de données consommant plus de 1 GWh par an ont utilisé 4,3 TWh en 2024, soit 1 à 1,5 % de l’électricité consommée en France, en hausse de 31 % depuis 2018, avec 63 % du total concentré en Île-de-France. C’est ce chiffre que le débat sur l’implantation des centres de données fait bouger, et c’est là qu’un gain d’efficacité d’un facteur dix, s’il se confirme, changerait la conversation.

Ce qu’il faut surveiller dans les prochains mois
Trois signaux valent mieux qu’une opinion. Le premier : une date produit. Tant qu’AMD parle de feuille de route sans calendrier, la technologie reste une promesse d’intégration.
Le deuxième : le type de modèles visés. Un modèle figé a du sens pour des tâches stables (reconnaissance vocale, plongements lexicaux, petits modèles de service) et beaucoup moins pour un modèle de pointe remplacé tous les six mois. C’est là que se joue l’utilité réelle du procédé.
Le troisième : qui peut se le payer. Taalas avait levé environ 219 millions de dollars au total, dont 169 millions en février 2026 auprès de Quiet Capital, Fidelity et Pierre Lamond, et son cofondateur et directeur général Ljubisa Bajic dirigeait auparavant Tenstorrent. Fabriquer une puce par modèle suppose un accès continu à la fonderie et une trésorerie que peu d’acteurs alignent. Comme pour les puces photoniques, la question n’est pas seulement de savoir si ça marche, mais qui aura les moyens de s’en servir.
Questions courantes
Une puce qui contient le modèle peut-elle recevoir une mise à jour ?
Pas au sens logiciel. Tout changement plus important qu’un petit adaptateur de réglage fin impose de refabriquer la puce. La refonte ne repart toutefois pas de zéro : selon le relais technique, seules deux couches de métal changent, sur plus de cent, pour un passage en fabrication d’environ deux mois.
Ces puces sont-elles en vente aujourd’hui ?
Non. La HC1 est une puce de test présentée en février 2026 et la HC2 était annoncée pour l’été 2026 sans confirmation de livraison. Le rachat par AMD doit encore obtenir les autorisations réglementaires, avec une clôture attendue au quatrième trimestre 2026.
Combien AMD a-t-il payé ?
Le montant n’a pas été divulgué, ni dans le communiqué ni dans les relais spécialisés. On sait seulement que Taalas avait levé environ 219 millions de dollars au total, dont 169 millions lors d’un tour bouclé en février 2026.
Est-ce que cela remplace les GPU ?
Rien ne l’indique. AMD présente l’opération comme l’ajout d’une brique à une plateforme complète et évoque des solutions au niveau système associant cette technologie à ses propres GPU. Les puces figées visent l’inférence, pas l’entraînement.
Pourquoi cette idée revient-elle maintenant ?
Parce que l’électricité devient le facteur limitant. La consommation mondiale des centres de données est estimée à environ 415 TWh en 2024 et projetée autour de 945 TWh en 2030, ce qui rend attractive toute architecture qui promet de diviser la dépense énergétique de l’inférence.
Votre réaction :
Article créé en collaboration avec l’IA.
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