Samsung : la mémoire empilée de l’IA doit passer à 250 000 wafers par mois

Le chiffre

250 000 wafers par mois. C’est la cadence de mémoire HBM que l’industrie coréenne prête à Samsung pour 2027, d’après des sources sectorielles rapportées le 20 septembre par le Seoul Economic Daily. Près de 40 % de plus qu’aujourd’hui, pour un composant que le grand public ne sait pas nommer et qui conditionne les puces d’IA.

HBM veut dire high bandwidth memory, mémoire à haute bande passante. Concrètement, au lieu d’aligner les puces de mémoire côte à côte sur une carte, on les empile par douze étages ou plus, collées au processeur. Le trajet des données raccourcit. Le débit grimpe.

Les fiches techniques donnent la mesure. Micron annonce plus de 2,8 téraoctets par seconde par pile de douze couches, à plus de 11 gigabits par seconde et par broche, sur un bus de 2 048 broches. SK hynix revendique plus de 10 Gb/s sur le même nombre d’entrées-sorties et 40 % d’efficacité énergétique gagnée, dans une annonce du 11 septembre 2025. La norme JEDEC, elle, fixe le plancher à 8 Gb/s.

Le verre qui tient les galettes de silicium

La montée en cadence ne se lit pas dans les spécifications. Elle se lit dans une commande de verre. Samsung porterait le volume de nettoyage sous-traité de ses supports en verre à 50 000 feuilles par mois en 2027, contre 20 000 en 2026 et 10 000 l’an dernier.

Ces supports sont collés temporairement sous la galette de silicium pendant qu’on l’amincit et qu’on la perce. Sans eux, elle plie ou casse. Le verre joue les sous-verres. Plus les piles gagnent des étages, plus le contrôle du gauchissement devient critique.

Des analystes du secteur soulignent que même en tenant compte du réemploi des supports après nettoyage, une hausse de 2,5 fois rend très probable un doublement au moins de la production de HBM4 et HBM4E. La commande de verre est un indice, pas une promesse.

L’accélération tient dans la dernière marche : le volume double entre 2025 et 2026, puis il est multiplié par 2,5 l’année suivante.

Samsung a lancé les expéditions de masse de HBM4 en février 2026, sur de la DRAM 1c gravée en 10 nanomètres et une puce de base en 4 nanomètres. En mai, le fabricant a livré des échantillons de HBM4E douze couches à des clients dont Nvidia. La famille HBM4 devrait passer d’environ 40 % de ses livraisons cette année à près de 80 % l’an prochain. Un responsable du secteur cité par le quotidien coréen y voit un placement de « HBM4, un produit à forte valeur, au centre » de l’expansion.

Chaque fabricant communique sur un axe différent. Voici les trois HBM4 du marché ramenés au même étalon.

Ce que ça change pour vous

La mémoire est un marché unique servi par des usines communes. Quand les capacités partent vers le produit à forte valeur, le reste se tend. SK hynix reprend ainsi des prévisions de Bank of America qui donnent le marché HBM à 54,6 milliards de dollars en 2026, en hausse de 58 %, et des prix moyens de vente de la DRAM en progression de 33 % sur un an.

Ce n’est pas une abstraction boursière. AAP relevait le 29 juin 2026 un kit de 32 Go passé de 184 à 485 euros en dix semaines chez les revendeurs français. Le même arbitrage industriel se retrouve dans le prix d’une carte graphique et dans celui d’un abonnement à un service d’IA.

Chaque requête envoyée depuis la France à un modèle d’IA traverse ces piles de silicium. Elles ont un coût de fabrication, comme l’empreinte d’un smartphone, et ce coût finit par descendre jusqu’à la facture.

La file d’attente de l’IA ne commence plus chez le graveur de processeurs. Elle commence chez le sous-traitant qui nettoie des feuilles de verre.

Article créé en collaboration avec l’IA.